电子设计工程
電子設計工程
전자설계공정
ELECTRONIC DESIGN ENGINEERING
2010年
7期
161-163
,共3页
高速采集%并行数据处理%AVR%CPLD%MAX1308
高速採集%併行數據處理%AVR%CPLD%MAX1308
고속채집%병행수거처리%AVR%CPLD%MAX1308
为了提高数据采集卡的速度,同时降低成本,设计一种并行数据采集系统,要求并行采集速度大于10 Mb/s.整个系统由AVR与CPLD控制实现,通过MAX1308完成模数转换,并设计搭建了其外围电路.采用12路数据存储模式存储高速采集的数据.实验依据存储要求搭建硬件电路并调试,示波器显示的波形结果8组脉冲序列完全对齐,没有出现时序混乱,同时并行处理过程中不相互影响,实现了低成本高速多路采集的设计要求.
為瞭提高數據採集卡的速度,同時降低成本,設計一種併行數據採集繫統,要求併行採集速度大于10 Mb/s.整箇繫統由AVR與CPLD控製實現,通過MAX1308完成模數轉換,併設計搭建瞭其外圍電路.採用12路數據存儲模式存儲高速採集的數據.實驗依據存儲要求搭建硬件電路併調試,示波器顯示的波形結果8組脈遲序列完全對齊,沒有齣現時序混亂,同時併行處理過程中不相互影響,實現瞭低成本高速多路採集的設計要求.
위료제고수거채집잡적속도,동시강저성본,설계일충병행수거채집계통,요구병행채집속도대우10 Mb/s.정개계통유AVR여CPLD공제실현,통과MAX1308완성모수전환,병설계탑건료기외위전로.채용12로수거존저모식존저고속채집적수거.실험의거존저요구탑건경건전로병조시,시파기현시적파형결과8조맥충서렬완전대제,몰유출현시서혼란,동시병행처리과정중불상호영향,실현료저성본고속다로채집적설계요구.
