H.264/AVC中CAVLC编码器的硬件设计与实现
H.264/AVC중CAVLC편마기적경건설계여실현
Hardware design and implementation of CAVLC encoding in H.264/AVC
  • 万方数据
    电子技术应用 전자기술응용
    APPLICATION OF ELECTRONIC TECHNIQUE
    2010年 7期 66-68,72 ,共4页

    何腾波%盛利元%蒋文明

    하등파%성리원%장문명

    H.264/AVC%变长编码%FPGA%非零系数级编码 H.264/AVC%變長編碼%FPGA%非零繫數級編碼
    H.264/AVC%변장편마%FPGA%비령계수급편마
    设计了一种H.264标准的CAVLC编码器,对原有软件流程进行部分改进,提出了并行处理各编码子模块的算法结构.重点对非零系数级(1evel)编码模块进行优化,采用并行处理和流水线相结合的结构,减少了cavlc编码的时钟周期,提供了稳定吞吐量.采用Xilinx公司Virtex Ⅱ系列的XC2v250 FPGA进行实现验证,最高时钟频率可达158.1 MHz,可满足实时编码H.264高清视频要求.
    설계료일충H.264표준적CAVLC편마기,대원유연건류정진행부분개진,제출료병행처리각편마자모괴적산법결구.중점대비령계수급(1evel)편마모괴진행우화,채용병행처리화류수선상결합적결구,감소료cavlc편마적시종주기,제공료은정탄토량.채용Xilinx공사Virtex Ⅱ계렬적XC2v250 FPGA진행실현험증,최고시종빈솔가체158.1 MHz,가만족실시편마H.264고청시빈요구.
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