微纳电子技术
微納電子技術
미납전자기술
MICRONANOELECTRONIC TECHNOLOGY
2008年
2期
74-77
,共4页
绝缘体上硅%全耗尽器件%电流驱动能力%互补金属氧化物半导体低掺杂浓度源/漏结构%双多晶硅栅
絕緣體上硅%全耗儘器件%電流驅動能力%互補金屬氧化物半導體低摻雜濃度源/漏結構%雙多晶硅柵
절연체상규%전모진기건%전류구동능력%호보금속양화물반도체저참잡농도원/루결구%쌍다정규책
利用0.35μm工艺条件实现了性能优良的小尺寸全耗尽的器件硅绝缘体技术(SOI)互补金属氧化物半导体(FD SOI CMOS)器件,器件制作采用双多晶硅栅工艺、低掺杂浓度源/漏(LDD)结构以及突起的源漏区.这种结构的器件防止漏的击穿,减小短沟道效应(SCE)和漏感应势垒降低效应(DIBL);突起的源漏区增加了源漏区的厚度并减小源漏区的串联电阻,增强了器件的电流驱动能力.设计了101级环形振荡器电路,并对该电路进行测试与分析.根据在3V工作电压下环形振荡器电路的振荡波形图,计算出其单级门延迟时间为45ps,远小于体硅CMOS的单级门延迟时间.
利用0.35μm工藝條件實現瞭性能優良的小呎吋全耗儘的器件硅絕緣體技術(SOI)互補金屬氧化物半導體(FD SOI CMOS)器件,器件製作採用雙多晶硅柵工藝、低摻雜濃度源/漏(LDD)結構以及突起的源漏區.這種結構的器件防止漏的擊穿,減小短溝道效應(SCE)和漏感應勢壘降低效應(DIBL);突起的源漏區增加瞭源漏區的厚度併減小源漏區的串聯電阻,增彊瞭器件的電流驅動能力.設計瞭101級環形振盪器電路,併對該電路進行測試與分析.根據在3V工作電壓下環形振盪器電路的振盪波形圖,計算齣其單級門延遲時間為45ps,遠小于體硅CMOS的單級門延遲時間.
이용0.35μm공예조건실현료성능우량적소척촌전모진적기건규절연체기술(SOI)호보금속양화물반도체(FD SOI CMOS)기건,기건제작채용쌍다정규책공예、저참잡농도원/루(LDD)결구이급돌기적원루구.저충결구적기건방지루적격천,감소단구도효응(SCE)화루감응세루강저효응(DIBL);돌기적원루구증가료원루구적후도병감소원루구적천련전조,증강료기건적전류구동능력.설계료101급배형진탕기전로,병대해전로진행측시여분석.근거재3V공작전압하배형진탕기전로적진탕파형도,계산출기단급문연지시간위45ps,원소우체규CMOS적단급문연지시간.
