计算机辅助设计与图形学学报
計算機輔助設計與圖形學學報
계산궤보조설계여도형학학보
JOURNAL OF COMPUTER-AIDED DESIGN & COMPUTER GRAPHICS
2010年
11期
1998-2003,2012
,共7页
龚爱慧%梁绍池%陈志辉%王伶俐%童家榕
龔愛慧%樑紹池%陳誌輝%王伶俐%童傢榕
공애혜%량소지%진지휘%왕령리%동가용
约束满足性问题%图匹配%电路改写%装箱%FPGA
約束滿足性問題%圖匹配%電路改寫%裝箱%FPGA
약속만족성문제%도필배%전로개사%장상%FPGA
现代FPGA芯片可编程单元的日益复杂化对装箱提出了更大挑战,为了使依赖硬件结构的装箱过程不断适应芯片结构变化的过程,提出一种基于CSP图匹配的装箱算法CSPack.用配置库来描述芯片可编程逻辑块的各种电路功能,根据配置库并利用CSP图匹配算法进行电路匹配,找出满足约束的子电路,并以指令的形式将子电路映射到可编程逻辑块内.该算法已经应用于复旦大学自主研发的FPGA芯片FDP2008软件流程的装箱模块中,且针对不同芯片系列只需修改描述芯片功能配置的文件就能实现装箱.实验结果表明,与T-VPack算法相比,CSPack算法在时序性能上提升了6.1%,同时可减少1.4%的芯片占用面积.
現代FPGA芯片可編程單元的日益複雜化對裝箱提齣瞭更大挑戰,為瞭使依賴硬件結構的裝箱過程不斷適應芯片結構變化的過程,提齣一種基于CSP圖匹配的裝箱算法CSPack.用配置庫來描述芯片可編程邏輯塊的各種電路功能,根據配置庫併利用CSP圖匹配算法進行電路匹配,找齣滿足約束的子電路,併以指令的形式將子電路映射到可編程邏輯塊內.該算法已經應用于複旦大學自主研髮的FPGA芯片FDP2008軟件流程的裝箱模塊中,且針對不同芯片繫列隻需脩改描述芯片功能配置的文件就能實現裝箱.實驗結果錶明,與T-VPack算法相比,CSPack算法在時序性能上提升瞭6.1%,同時可減少1.4%的芯片佔用麵積.
현대FPGA심편가편정단원적일익복잡화대장상제출료경대도전,위료사의뢰경건결구적장상과정불단괄응심편결구변화적과정,제출일충기우CSP도필배적장상산법CSPack.용배치고래묘술심편가편정라집괴적각충전로공능,근거배치고병이용CSP도필배산법진행전로필배,조출만족약속적자전로,병이지령적형식장자전로영사도가편정라집괴내.해산법이경응용우복단대학자주연발적FPGA심편FDP2008연건류정적장상모괴중,차침대불동심편계렬지수수개묘술심편공능배치적문건취능실현장상.실험결과표명,여T-VPack산법상비,CSPack산법재시서성능상제승료6.1%,동시가감소1.4%적심편점용면적.
