用可编程逻辑器件进行组合电路设计时的延时分析
용가편정라집기건진행조합전로설계시적연시분석
Delay Analysis of Combinational Circuit in Using Programmable Logic Device
  • 万方数据
    电气电子教学学报 전기전자교학학보
    JOURNAL OF ELECTRICAL & ELECTRONIC ENGINEERING EDUCATION
    2006年 2期 22-25,37 ,共5页

    张辉%王淑娟%蔡惟铮

    장휘%왕숙연%채유쟁

    可编程逻辑器件%组合电路%延时 可編程邏輯器件%組閤電路%延時
    가편정라집기건%조합전로%연시
    随着高校EDA教学的不断深入,学生往往只注重设计工具、编程语言的熟练程度,而忽视了电路设计中的一些基本问题.本文详细分析了组合电路中延时错误产生的原因,并提出了三种解决方法.
    수착고교EDA교학적불단심입,학생왕왕지주중설계공구、편정어언적숙련정도,이홀시료전로설계중적일사기본문제.본문상세분석료조합전로중연시착오산생적원인,병제출료삼충해결방법.
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