北京理工大学学报
北京理工大學學報
북경리공대학학보
JOURNAL OF BEIJING INSTITUTE OF TECHNOLOGY
2012年
6期
607-610,616
,共5页
吴海霞%屈晓楠%赵显利%仲顺安%夏乾斌
吳海霞%屈曉楠%趙顯利%仲順安%夏乾斌
오해하%굴효남%조현리%중순안%하건빈
多值逻辑%多值电流模%条件和加法运算
多值邏輯%多值電流模%條件和加法運算
다치라집%다치전류모%조건화가법운산
针对改善算术VLSI系统的性能,提出了一种基于四值逻辑的加法器设计.采用源极耦合动态多值电流模电路,利用条件和算法,设计实现了基于四值逻辑的8-bit加法器.利用HSPICE软件,在0.18μm CMOS工艺下,电源电压为1.8V,时钟频率为100 MHz的条件下,进行了仿真.仿真结果表明,所设计的加法器平均功耗为2.8 mW,高位和的平均延迟为0.689 ns,高位进位的平均延时是0.452 ns,所用晶体管数是636.
針對改善算術VLSI繫統的性能,提齣瞭一種基于四值邏輯的加法器設計.採用源極耦閤動態多值電流模電路,利用條件和算法,設計實現瞭基于四值邏輯的8-bit加法器.利用HSPICE軟件,在0.18μm CMOS工藝下,電源電壓為1.8V,時鐘頻率為100 MHz的條件下,進行瞭倣真.倣真結果錶明,所設計的加法器平均功耗為2.8 mW,高位和的平均延遲為0.689 ns,高位進位的平均延時是0.452 ns,所用晶體管數是636.
침대개선산술VLSI계통적성능,제출료일충기우사치라집적가법기설계.채용원겁우합동태다치전류모전로,이용조건화산법,설계실현료기우사치라집적8-bit가법기.이용HSPICE연건,재0.18μm CMOS공예하,전원전압위1.8V,시종빈솔위100 MHz적조건하,진행료방진.방진결과표명,소설계적가법기평균공모위2.8 mW,고위화적평균연지위0.689 ns,고위진위적평균연시시0.452 ns,소용정체관수시636.
