合肥工业大学学报（自然科学版）
閤肥工業大學學報（自然科學版）
합비공업대학학보（자연과학판）
JOURNAL OF HEFEI UNIVERSITY OF TECHNOLOGY(NATURAL SCIENCE)
2010年
7期
993-996
,共4页
非法干扰%电视信号监测%同步信号检测%FPGA设计
非法榦擾%電視信號鑑測%同步信號檢測%FPGA設計
비법간우%전시신호감측%동보신호검측%FPGA설계
文章提出了利用信号时序检测方法监测电视信号的播出中断和非法干扰,采用FPGA设计实现对32路电视同步信号的实时检测,并依此设计出一个电视信号自动监测与报警系统;系统使用Verilog HDL语言进行硬件电路描述,使用Xilinx ISE9.1软件和ModelSim6.2仿真工具对FPGA设计进行配置和仿真,给出了硬件模块设计和部分软件代码;实验结果表明,系统达到了实用要求.
文章提齣瞭利用信號時序檢測方法鑑測電視信號的播齣中斷和非法榦擾,採用FPGA設計實現對32路電視同步信號的實時檢測,併依此設計齣一箇電視信號自動鑑測與報警繫統;繫統使用Verilog HDL語言進行硬件電路描述,使用Xilinx ISE9.1軟件和ModelSim6.2倣真工具對FPGA設計進行配置和倣真,給齣瞭硬件模塊設計和部分軟件代碼;實驗結果錶明,繫統達到瞭實用要求.
문장제출료이용신호시서검측방법감측전시신호적파출중단화비법간우,채용FPGA설계실현대32로전시동보신호적실시검측,병의차설계출일개전시신호자동감측여보경계통;계통사용Verilog HDL어언진행경건전로묘술,사용Xilinx ISE9.1연건화ModelSim6.2방진공구대FPGA설계진행배치화방진,급출료경건모괴설계화부분연건대마;실험결과표명,계통체도료실용요구.
