微电子学
微電子學
미전자학
MICROELECTRONICS
2010年
6期
832-835
,共4页
乘法器%改进Booth算法%压缩器
乘法器%改進Booth算法%壓縮器
승법기%개진Booth산법%압축기
介绍了一种可嵌入微控制器的8位乘法器的设计.采用基4 Booth算法产生部分积,用一种改进的压缩阵列结构压缩部分积;同时,采用一种减少符号扩展的技术,优化压缩结构的面积,最终对压缩的数据采用超前进位加法器求和电路得到乘积.整个设计采用Verilog HDL进行结构级描述,基于SMIC 0.18 μm标准单元库,由Synopsys的DC进行逻辑综合.结果显示,设计的乘法器电路时间延迟为5.31 ns,系统时钟频率达188 MHz.
介紹瞭一種可嵌入微控製器的8位乘法器的設計.採用基4 Booth算法產生部分積,用一種改進的壓縮陣列結構壓縮部分積;同時,採用一種減少符號擴展的技術,優化壓縮結構的麵積,最終對壓縮的數據採用超前進位加法器求和電路得到乘積.整箇設計採用Verilog HDL進行結構級描述,基于SMIC 0.18 μm標準單元庫,由Synopsys的DC進行邏輯綜閤.結果顯示,設計的乘法器電路時間延遲為5.31 ns,繫統時鐘頻率達188 MHz.
개소료일충가감입미공제기적8위승법기적설계.채용기4 Booth산법산생부분적,용일충개진적압축진렬결구압축부분적;동시,채용일충감소부호확전적기술,우화압축결구적면적,최종대압축적수거채용초전진위가법기구화전로득도승적.정개설계채용Verilog HDL진행결구급묘술,기우SMIC 0.18 μm표준단원고,유Synopsys적DC진행라집종합.결과현시,설계적승법기전로시간연지위5.31 ns,계통시종빈솔체188 MHz.
