PDP信号存储处理IP核的设计与VerilogHDL实现
PDP신호존저처리IP핵적설계여VerilogHDL실현
Design of PDP Signal Processing IP Core and Its Implementation Based on Verilog HDL
  • 万方数据
    电子器件 전자기건
    JOURNAL OF ELECTRON DEVICES
    2006年 2期 524-527 ,共4页

    邱崧%胡文静%刘锦高%李外云

    구숭%호문정%류금고%리외운

    IP核%交流等离子显示器%伪轮廓%Verilog HDL%现场可编程门阵列%有限状态机 IP覈%交流等離子顯示器%偽輪廓%Verilog HDL%現場可編程門陣列%有限狀態機
    IP핵%교류등리자현시기%위륜곽%Verilog HDL%현장가편정문진렬%유한상태궤
    介绍了等离子显示器的基本电路系统及寻址显示分离子场驱动方法,设计了一种具有伪轮廓消除功能的PDP信号存储处理IP核,作为PDP信号控制系统的核心部分,它具备通用的外部电路接口,有较强的可移植性和可复用性,稍加改动便可应用于不同类型和不同参数的PDP显示控制,缩短了设计周期.利用Verilog HDL语言中有限状态机和参数化设计思想对IP核进行了描述和设计,并在Xi1inx公司的FPGA器件上实现了IP核的功能验证.
    개소료등리자현시기적기본전로계통급심지현시분리자장구동방법,설계료일충구유위륜곽소제공능적PDP신호존저처리IP핵,작위PDP신호공제계통적핵심부분,타구비통용적외부전로접구,유교강적가이식성화가복용성,초가개동편가응용우불동류형화불동삼수적PDP현시공제,축단료설계주기.이용Verilog HDL어언중유한상태궤화삼수화설계사상대IP핵진행료묘술화설계,병재Xi1inx공사적FPGA기건상실현료IP핵적공능험증.
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