中国集成电路
中國集成電路
중국집성전로
CHINA INTEGRATED CIRCUIT
2011年
7期
67-71
,共5页
Verilog-HDL%时钟%晶体振荡器%校准
Verilog-HDL%時鐘%晶體振盪器%校準
Verilog-HDL%시종%정체진탕기%교준
针对晶体振荡器的温漂特性,设计了一种基于分频链的时钟校准算法.在不改变晶体振荡器的情况下可调节时钟频率,校准精度达±0.25 ppm,校准范围±32 ppm,通过多次实验分析,用Verilog-HDL语言编写全部模块,在modelsim 6.2b软件中实现模块仿真.全部功能正常实现,符合设计要求.
針對晶體振盪器的溫漂特性,設計瞭一種基于分頻鏈的時鐘校準算法.在不改變晶體振盪器的情況下可調節時鐘頻率,校準精度達±0.25 ppm,校準範圍±32 ppm,通過多次實驗分析,用Verilog-HDL語言編寫全部模塊,在modelsim 6.2b軟件中實現模塊倣真.全部功能正常實現,符閤設計要求.
침대정체진탕기적온표특성,설계료일충기우분빈련적시종교준산법.재불개변정체진탕기적정황하가조절시종빈솔,교준정도체±0.25 ppm,교준범위±32 ppm,통과다차실험분석,용Verilog-HDL어언편사전부모괴,재modelsim 6.2b연건중실현모괴방진.전부공능정상실현,부합설계요구.
