中国集成电路
中國集成電路
중국집성전로
CHINA INTEGRATED CIRCUIT
2011年
7期
37-40
,共4页
时间数字转换%环形门延时链%现场可编程门阵列%集成电路设计
時間數字轉換%環形門延時鏈%現場可編程門陣列%集成電路設計
시간수자전환%배형문연시련%현장가편정문진렬%집성전로설계
为了扩大时间数字转换(Time to Digital Converter,TDC)的测量范围并提高其分辨率,确保测量结果的正确有效,提出了一种数字TDC电路的设计方法.采用与工艺无关的环形门延时单元的设计方法,缩小了电路规模,且可以方便地移植到其它系统中.通过Verilog HDL语言对该设计进行了RTL级的描述,最后通过了时序仿真和FPGA验证.该设计方法与现有设计方法相比,使用较少的逻辑资源达到了大量程高精度的测量要求,计数结果正确稳定.
為瞭擴大時間數字轉換(Time to Digital Converter,TDC)的測量範圍併提高其分辨率,確保測量結果的正確有效,提齣瞭一種數字TDC電路的設計方法.採用與工藝無關的環形門延時單元的設計方法,縮小瞭電路規模,且可以方便地移植到其它繫統中.通過Verilog HDL語言對該設計進行瞭RTL級的描述,最後通過瞭時序倣真和FPGA驗證.該設計方法與現有設計方法相比,使用較少的邏輯資源達到瞭大量程高精度的測量要求,計數結果正確穩定.
위료확대시간수자전환(Time to Digital Converter,TDC)적측량범위병제고기분변솔,학보측량결과적정학유효,제출료일충수자TDC전로적설계방법.채용여공예무관적배형문연시단원적설계방법,축소료전로규모,차가이방편지이식도기타계통중.통과Verilog HDL어언대해설계진행료RTL급적묘술,최후통과료시서방진화FPGA험증.해설계방법여현유설계방법상비,사용교소적라집자원체도료대량정고정도적측량요구,계수결과정학은정.
