固体电子学研究与进展
固體電子學研究與進展
고체전자학연구여진전
RESEARCH & PROGRESS OF SOLID STATE ELECTRONICS
2011年
3期
274-279,285
,共7页
无片外电容%低压降线性稳压器%噪声%电源抑制比
無片外電容%低壓降線性穩壓器%譟聲%電源抑製比
무편외전용%저압강선성은압기%조성%전원억제비
设计了一种能够为射频芯片提供低噪声、高PSRR、全集成LDO.采用SMIC 0.18μmRF工艺实现,芯片有效面积0.11 mm2.测试结果表明:当输出电流从0跳变为20 mA时,最大Ripple 为100 mV,稳定时间2μs;当输出电流为20mA,频率到1 MHz的情况下,PSRR＜-30 dB;从1～100 kHz的频率范围内输出电压积分噪声为21.4μVrms;在整个工作电压范围内(2.1～3.3 V)输入电压调整率＜0.1%;在整个输出电流的范围内(0～20 mA),负载调整率＜0.44%;LDO消耗了380 μA的电流(其中Bandgap消耗了260 μA的电流).
設計瞭一種能夠為射頻芯片提供低譟聲、高PSRR、全集成LDO.採用SMIC 0.18μmRF工藝實現,芯片有效麵積0.11 mm2.測試結果錶明:噹輸齣電流從0跳變為20 mA時,最大Ripple 為100 mV,穩定時間2μs;噹輸齣電流為20mA,頻率到1 MHz的情況下,PSRR＜-30 dB;從1～100 kHz的頻率範圍內輸齣電壓積分譟聲為21.4μVrms;在整箇工作電壓範圍內(2.1～3.3 V)輸入電壓調整率＜0.1%;在整箇輸齣電流的範圍內(0～20 mA),負載調整率＜0.44%;LDO消耗瞭380 μA的電流(其中Bandgap消耗瞭260 μA的電流).
설계료일충능구위사빈심편제공저조성、고PSRR、전집성LDO.채용SMIC 0.18μmRF공예실현,심편유효면적0.11 mm2.측시결과표명:당수출전류종0도변위20 mA시,최대Ripple 위100 mV,은정시간2μs;당수출전류위20mA,빈솔도1 MHz적정황하,PSRR＜-30 dB;종1～100 kHz적빈솔범위내수출전압적분조성위21.4μVrms;재정개공작전압범위내(2.1～3.3 V)수입전압조정솔＜0.1%;재정개수출전류적범위내(0～20 mA),부재조정솔＜0.44%;LDO소모료380 μA적전류(기중Bandgap소모료260 μA적전류).
