传感技术学报
傳感技術學報
전감기술학보
Journal of Transduction Technology
2010年
7期
963-967
,共5页
蔡坤明%丁扣宝%罗豪%韩雁
蔡坤明%丁釦寶%囉豪%韓雁
채곤명%정구보%라호%한안
图像传感器%衬底偏压抑制T型开关%积分器阵列%采样保持电路
圖像傳感器%襯底偏壓抑製T型開關%積分器陣列%採樣保持電路
도상전감기%츤저편압억제T형개관%적분기진렬%채양보지전로
设计了一种适用于高速CMOS图像传感器中积分器阵列的采样保持电路.在采样保持电路的保持路径中采用一种抑制衬底偏压效应的T型开关,取代传统的CMOS传输门开关,可以抑制衬底偏压效应带来的阈值变化,保证开关导通电阻的线性度,同时由于在开关设计中引入了T型结构,减少高速输入下寄生电容引入的信号馈通效应,可以实现更为优化的关断隔离.基于SMIC(中芯国际)0.13 μm标准CMOS工艺设计了一个适用于高速采样积分器阵列中的CMOS采样保持电路.Cadence Spectre仿真结果表明在输入信号达到奈奎斯特频率时,电路信噪失真比(SINAD)达到了85.5 dB, 无杂散动态范围 (SFDR)达到92.87 dB,而功耗仅为32.8 mW.
設計瞭一種適用于高速CMOS圖像傳感器中積分器陣列的採樣保持電路.在採樣保持電路的保持路徑中採用一種抑製襯底偏壓效應的T型開關,取代傳統的CMOS傳輸門開關,可以抑製襯底偏壓效應帶來的閾值變化,保證開關導通電阻的線性度,同時由于在開關設計中引入瞭T型結構,減少高速輸入下寄生電容引入的信號饋通效應,可以實現更為優化的關斷隔離.基于SMIC(中芯國際)0.13 μm標準CMOS工藝設計瞭一箇適用于高速採樣積分器陣列中的CMOS採樣保持電路.Cadence Spectre倣真結果錶明在輸入信號達到奈奎斯特頻率時,電路信譟失真比(SINAD)達到瞭85.5 dB, 無雜散動態範圍 (SFDR)達到92.87 dB,而功耗僅為32.8 mW.
설계료일충괄용우고속CMOS도상전감기중적분기진렬적채양보지전로.재채양보지전로적보지로경중채용일충억제츤저편압효응적T형개관,취대전통적CMOS전수문개관,가이억제츤저편압효응대래적역치변화,보증개관도통전조적선성도,동시유우재개관설계중인입료T형결구,감소고속수입하기생전용인입적신호궤통효응,가이실현경위우화적관단격리.기우SMIC(중심국제)0.13 μm표준CMOS공예설계료일개괄용우고속채양적분기진렬중적CMOS채양보지전로.Cadence Spectre방진결과표명재수입신호체도내규사특빈솔시,전로신조실진비(SINAD)체도료85.5 dB, 무잡산동태범위 (SFDR)체도92.87 dB,이공모부위32.8 mW.
