电子设计工程
電子設計工程
전자설계공정
ELECTRONIC DESIGN ENGINEERING
2010年
3期
59-61,64
,共4页
FIR数字滤波器%改进的串行结构%并行结构%DA结构%FPGA
FIR數字濾波器%改進的串行結構%併行結構%DA結構%FPGA
FIR수자려파기%개진적천행결구%병행결구%DA결구%FPGA
为了研究不同结构的FIR数字滤波器FPGA实现对数字多普勒接收机中FPGA器件资源消耗及其实现的滤波器的速度性能,在Xilinx ISE10.1开发平台中,采用Verilog HDL语言分别实现了FIR数字滤波器的改进的串行结构、并行结构以及DA结构,并在ModelSim仿真验证平台中仿真了实现设计.结果表明,改进串行结构的实现消耗资源少但滤波速度慢,并行结构的实现滤波速度快但消耗资源多,而DA算法的实现速度仅取决于输入数据的宽度,所以滤波速度通常较快且消耗的资源较少.
為瞭研究不同結構的FIR數字濾波器FPGA實現對數字多普勒接收機中FPGA器件資源消耗及其實現的濾波器的速度性能,在Xilinx ISE10.1開髮平檯中,採用Verilog HDL語言分彆實現瞭FIR數字濾波器的改進的串行結構、併行結構以及DA結構,併在ModelSim倣真驗證平檯中倣真瞭實現設計.結果錶明,改進串行結構的實現消耗資源少但濾波速度慢,併行結構的實現濾波速度快但消耗資源多,而DA算法的實現速度僅取決于輸入數據的寬度,所以濾波速度通常較快且消耗的資源較少.
위료연구불동결구적FIR수자려파기FPGA실현대수자다보륵접수궤중FPGA기건자원소모급기실현적려파기적속도성능,재Xilinx ISE10.1개발평태중,채용Verilog HDL어언분별실현료FIR수자려파기적개진적천행결구、병행결구이급DA결구,병재ModelSim방진험증평태중방진료실현설계.결과표명,개진천행결구적실현소모자원소단려파속도만,병행결구적실현려파속도쾌단소모자원다,이DA산법적실현속도부취결우수입수거적관도,소이려파속도통상교쾌차소모적자원교소.
