固体电子学研究与进展
固體電子學研究與進展
고체전자학연구여진전
RESEARCH & PROGRESS OF SOLID STATE ELECTRONICS
2005年
4期
531-535
,共5页
互补金属氧化物半导体%带隙基准%误差源%均方差
互補金屬氧化物半導體%帶隙基準%誤差源%均方差
호보금속양화물반도체%대극기준%오차원%균방차
分析了CMOS带隙基准电压值的误差,给出了定量的数学表达式和相应的改进方法.在此理论指导下,用0.25 μm CMOS工艺设计了一个带隙基准源,并制出芯片.基准电压的设计值为1.2 V,实测结果表明,在不使用修正技术的情况下,基准电压值的均方差达3 mV,温度系数(从-40°C～100°C)为20 ppm/°C,电源抑制比(从2～3.3 V)80 μV/V,验证了理论分析的正确性.
分析瞭CMOS帶隙基準電壓值的誤差,給齣瞭定量的數學錶達式和相應的改進方法.在此理論指導下,用0.25 μm CMOS工藝設計瞭一箇帶隙基準源,併製齣芯片.基準電壓的設計值為1.2 V,實測結果錶明,在不使用脩正技術的情況下,基準電壓值的均方差達3 mV,溫度繫數(從-40°C～100°C)為20 ppm/°C,電源抑製比(從2～3.3 V)80 μV/V,驗證瞭理論分析的正確性.
분석료CMOS대극기준전압치적오차,급출료정량적수학표체식화상응적개진방법.재차이론지도하,용0.25 μm CMOS공예설계료일개대극기준원,병제출심편.기준전압적설계치위1.2 V,실측결과표명,재불사용수정기술적정황하,기준전압치적균방차체3 mV,온도계수(종-40°C～100°C)위20 ppm/°C,전원억제비(종2～3.3 V)80 μV/V,험증료이론분석적정학성.
