科协论坛（下半月）
科協論罈（下半月）
과협론단（하반월）
SCIENCE & TECHNOLOGY ASSOCIATION FORUM
2009年
11期
78-79
,共2页
串行乘法器%与门%2bit全加器
串行乘法器%與門%2bit全加器
천행승법기%여문%2bit전가기
本文设计了基于移位相加的4*4级联乘法器构成的无符号8 bit乘法器,除此之外时延,版图面积和优化的模块也在文中加以阐释.对原理图的瞬态仿真,版图绘制和后续仿真在文中也加以介绍.其中8 bit的无符号二进制串行乘法器是由与门和全加器组成的4*4级联乘法器电路构成的.
本文設計瞭基于移位相加的4*4級聯乘法器構成的無符號8 bit乘法器,除此之外時延,版圖麵積和優化的模塊也在文中加以闡釋.對原理圖的瞬態倣真,版圖繪製和後續倣真在文中也加以介紹.其中8 bit的無符號二進製串行乘法器是由與門和全加器組成的4*4級聯乘法器電路構成的.
본문설계료기우이위상가적4*4급련승법기구성적무부호8 bit승법기,제차지외시연,판도면적화우화적모괴야재문중가이천석.대원리도적순태방진,판도회제화후속방진재문중야가이개소.기중8 bit적무부호이진제천행승법기시유여문화전가기조성적4*4급련승법기전로구성적.
