计算机工程
計算機工程
계산궤공정
COMPUTER ENGINEERING
2012年
7期
257-259,262
,共4页
帧内预测%H.264视频编码标准%现场可编程门阵列%硬件结构%Verilog HDL语言%并行处理
幀內預測%H.264視頻編碼標準%現場可編程門陣列%硬件結構%Verilog HDL語言%併行處理
정내예측%H.264시빈편마표준%현장가편정문진렬%경건결구%Verilog HDL어언%병행처리
在使用硬件电路进行H.264编码时,为提高帧内预测运算速度,减少硬件电路面积,提出一种基于现场可编程门阵列(FPGA)的H.264帧内预测硬件电路的实现和优化解决方案.利用FPGA的并行处理能力和同模式下帧内预测数据冗余对硬件电路进行优化.使用Verilog语言进行模块设计,仿真平台为Modelsim,在Altera Cyclonell EP2C20F484C上的实现,验证了该硬件电路结构的高效性及实用性.
在使用硬件電路進行H.264編碼時,為提高幀內預測運算速度,減少硬件電路麵積,提齣一種基于現場可編程門陣列(FPGA)的H.264幀內預測硬件電路的實現和優化解決方案.利用FPGA的併行處理能力和同模式下幀內預測數據冗餘對硬件電路進行優化.使用Verilog語言進行模塊設計,倣真平檯為Modelsim,在Altera Cyclonell EP2C20F484C上的實現,驗證瞭該硬件電路結構的高效性及實用性.
재사용경건전로진행H.264편마시,위제고정내예측운산속도,감소경건전로면적,제출일충기우현장가편정문진렬(FPGA)적H.264정내예측경건전로적실현화우화해결방안.이용FPGA적병행처리능력화동모식하정내예측수거용여대경건전로진행우화.사용Verilog어언진행모괴설계,방진평태위Modelsim,재Altera Cyclonell EP2C20F484C상적실현,험증료해경건전로결구적고효성급실용성.
