机电工程
機電工程
궤전공정
MECHANICAL & ELECTRICAL ENGINEERING MAGAZINE
2008年
9期
14-17
,共4页
超大规模集成电路%H.264%自适应块划分尺寸变换%整数DCT%量化
超大規模集成電路%H.264%自適應塊劃分呎吋變換%整數DCT%量化
초대규모집성전로%H.264%자괄응괴화분척촌변환%정수DCT%양화
基于自适应块划分尺寸变换(ABT)和8×8整数 DCT(IDCT) 与量化的实现算法,改进了现有的4×4 整数 DCT 与量化算法.利用两种变换算法可合并性和量化的相似性,设计了可复用 ABT 和量化器的硬件电路,并使用 Verilog 语言对该设计进行了超大规模集成电路(VLSI)实现,采用SMIC 0.18μm工艺,综合后的电路关键路径最大延时为11.94 as,电路面积为1.20 mm2.实验对比结果表明,本设计在基本不增加面积的情况下,使得原来只能处理 8×8 的 IDCT 和量化器也能处理 4×4 IDCT 与量化,增强了硬件电路的适应性,同时也提高了系统的灵活性.
基于自適應塊劃分呎吋變換(ABT)和8×8整數 DCT(IDCT) 與量化的實現算法,改進瞭現有的4×4 整數 DCT 與量化算法.利用兩種變換算法可閤併性和量化的相似性,設計瞭可複用 ABT 和量化器的硬件電路,併使用 Verilog 語言對該設計進行瞭超大規模集成電路(VLSI)實現,採用SMIC 0.18μm工藝,綜閤後的電路關鍵路徑最大延時為11.94 as,電路麵積為1.20 mm2.實驗對比結果錶明,本設計在基本不增加麵積的情況下,使得原來隻能處理 8×8 的 IDCT 和量化器也能處理 4×4 IDCT 與量化,增彊瞭硬件電路的適應性,同時也提高瞭繫統的靈活性.
기우자괄응괴화분척촌변환(ABT)화8×8정수 DCT(IDCT) 여양화적실현산법,개진료현유적4×4 정수 DCT 여양화산법.이용량충변환산법가합병성화양화적상사성,설계료가복용 ABT 화양화기적경건전로,병사용 Verilog 어언대해설계진행료초대규모집성전로(VLSI)실현,채용SMIC 0.18μm공예,종합후적전로관건로경최대연시위11.94 as,전로면적위1.20 mm2.실험대비결과표명,본설계재기본불증가면적적정황하,사득원래지능처리 8×8 적 IDCT 화양화기야능처리 4×4 IDCT 여양화,증강료경건전로적괄응성,동시야제고료계통적령활성.
