固体电子学研究与进展
固體電子學研究與進展
고체전자학연구여진전
RESEARCH & PROGRESS OF SOLID STATE ELECTRONICS
2010年
4期
591-595
,共5页
模数转换器%流水线型%高速采样率%高精度%低功耗%动态比较器
模數轉換器%流水線型%高速採樣率%高精度%低功耗%動態比較器
모수전환기%류수선형%고속채양솔%고정도%저공모%동태비교기
描述一个基于TSMC 0.18 μm数字工艺的12 bit 100 Ms/s流水线模数转换器的设计实例.该模数转换器采用1.5 bit每级结构,电源电压为1.8 V.包括十级1.5 bit/stage和最后一级2 bit Flash模数转换器,共产生22bit数字码,数字码经过数字校正电路产生12 bit的输出.该模数转换器省去了采样保持电路,电路模块包括:各个子流水级、共模电压生成模块、带隙基准电压生成模块、开关电容动态偏置模块、系统时钟生成模块、时间延迟对齐模块和数字校正电路模块.为了实现低功耗设计.在电路设计中综合采用了输入采样保持放大器消去、按比例缩小和动态偏置电路等技术.ADC实测结果,当以100 MHz的采样率对10 MHz的正弦输入信号进行采样转换时,在其输出得到了73.23 dB的SFDR,62.75 dB的SNR,整体功耗仅为113 mW.
描述一箇基于TSMC 0.18 μm數字工藝的12 bit 100 Ms/s流水線模數轉換器的設計實例.該模數轉換器採用1.5 bit每級結構,電源電壓為1.8 V.包括十級1.5 bit/stage和最後一級2 bit Flash模數轉換器,共產生22bit數字碼,數字碼經過數字校正電路產生12 bit的輸齣.該模數轉換器省去瞭採樣保持電路,電路模塊包括:各箇子流水級、共模電壓生成模塊、帶隙基準電壓生成模塊、開關電容動態偏置模塊、繫統時鐘生成模塊、時間延遲對齊模塊和數字校正電路模塊.為瞭實現低功耗設計.在電路設計中綜閤採用瞭輸入採樣保持放大器消去、按比例縮小和動態偏置電路等技術.ADC實測結果,噹以100 MHz的採樣率對10 MHz的正絃輸入信號進行採樣轉換時,在其輸齣得到瞭73.23 dB的SFDR,62.75 dB的SNR,整體功耗僅為113 mW.
묘술일개기우TSMC 0.18 μm수자공예적12 bit 100 Ms/s류수선모수전환기적설계실례.해모수전환기채용1.5 bit매급결구,전원전압위1.8 V.포괄십급1.5 bit/stage화최후일급2 bit Flash모수전환기,공산생22bit수자마,수자마경과수자교정전로산생12 bit적수출.해모수전환기성거료채양보지전로,전로모괴포괄:각개자류수급、공모전압생성모괴、대극기준전압생성모괴、개관전용동태편치모괴、계통시종생성모괴、시간연지대제모괴화수자교정전로모괴.위료실현저공모설계.재전로설계중종합채용료수입채양보지방대기소거、안비례축소화동태편치전로등기술.ADC실측결과,당이100 MHz적채양솔대10 MHz적정현수입신호진행채양전환시,재기수출득도료73.23 dB적SFDR,62.75 dB적SNR,정체공모부위113 mW.
