计算机工程
計算機工程
계산궤공정
COMPUTER ENGINEERING
2008年
7期
245-247
,共3页
宋威%方穗明%姚丹%张立超%钱程
宋威%方穗明%姚丹%張立超%錢程
송위%방수명%요단%장립초%전정
现场可编程逻辑门阵列%时钟偏差%延迟锁相环
現場可編程邏輯門陣列%時鐘偏差%延遲鎖相環
현장가편정라집문진렬%시종편차%연지쇄상배
在多FPGA设计中,时钟信号的传输延时造成了FPGA间的大时钟偏差,进而制约系统性能.为减少时钟偏差,该文提出一种多数字延迟锁相环(DLL)电路.该电路将时钟的传输电路放入DLL的反馈环路.利用DLL的延迟锁定特性,对FPGA间的时钟传输延时进行补偿,减少FPGA间的时钟偏差,解决多FPGA的时钟同步问题.
在多FPGA設計中,時鐘信號的傳輸延時造成瞭FPGA間的大時鐘偏差,進而製約繫統性能.為減少時鐘偏差,該文提齣一種多數字延遲鎖相環(DLL)電路.該電路將時鐘的傳輸電路放入DLL的反饋環路.利用DLL的延遲鎖定特性,對FPGA間的時鐘傳輸延時進行補償,減少FPGA間的時鐘偏差,解決多FPGA的時鐘同步問題.
재다FPGA설계중,시종신호적전수연시조성료FPGA간적대시종편차,진이제약계통성능.위감소시종편차,해문제출일충다수자연지쇄상배(DLL)전로.해전로장시종적전수전로방입DLL적반궤배로.이용DLL적연지쇄정특성,대FPGA간적시종전수연시진행보상,감소FPGA간적시종편차,해결다FPGA적시종동보문제.
