电子与封装
電子與封裝
전자여봉장
EIECTRONICS AND PACKAGING
2008年
12期
20-23,26
,共5页
林武平%郭良权%李亮%黄召军
林武平%郭良權%李亮%黃召軍
림무평%곽량권%리량%황소군
全差分%折叠式共源共栅%共模反馈%CMOS
全差分%摺疊式共源共柵%共模反饋%CMOS
전차분%절첩식공원공책%공모반궤%CMOS
文章在CSMC 0.5 μm/5V硅CMOS工艺模型下,设计了一种用于电表计量芯片的全差分运算放大器.该运放采用两级结构,其中第一级为折叠式共源共栅结构,第二级为PMOS输出缓冲结构.文章采用开关电容技术实现共模反馈以稳定输出共模电压,跟传统方法相此,这将能降低芯片面积及降低功耗.采用HSPICE软件对该电路进行仿真,仿真结果表明在负载电容为2pF情况下,该运算放大器具有开环增益为84.7dB、单位增益带宽达44.8MHz、相位裕度为67°、闭环小信号建立时间为39ns.
文章在CSMC 0.5 μm/5V硅CMOS工藝模型下,設計瞭一種用于電錶計量芯片的全差分運算放大器.該運放採用兩級結構,其中第一級為摺疊式共源共柵結構,第二級為PMOS輸齣緩遲結構.文章採用開關電容技術實現共模反饋以穩定輸齣共模電壓,跟傳統方法相此,這將能降低芯片麵積及降低功耗.採用HSPICE軟件對該電路進行倣真,倣真結果錶明在負載電容為2pF情況下,該運算放大器具有開環增益為84.7dB、單位增益帶寬達44.8MHz、相位裕度為67°、閉環小信號建立時間為39ns.
문장재CSMC 0.5 μm/5V규CMOS공예모형하,설계료일충용우전표계량심편적전차분운산방대기.해운방채용량급결구,기중제일급위절첩식공원공책결구,제이급위PMOS수출완충결구.문장채용개관전용기술실현공모반궤이은정수출공모전압,근전통방법상차,저장능강저심편면적급강저공모.채용HSPICE연건대해전로진행방진,방진결과표명재부재전용위2pF정황하,해운산방대기구유개배증익위84.7dB、단위증익대관체44.8MHz、상위유도위67°、폐배소신호건립시간위39ns.
