低功耗低电源线噪声纳米CMOS全加器
저공모저전원선조성납미CMOS전가기
Low Power and Low Ground Bouncing Noise Nanometer CMOS Full Adder
  • 万方数据
    微处理机 미처리궤
    MICROPROCESSORS
    2012年 2期 1-4 ,共4页

    田曦%乔飞%董在望

    전희%교비%동재망

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    전가기%저공모%전원선조성%납미CMOS
    提出一种低功耗低电源线噪声的纳米CMOS全加器.采用电源门控结构的全加器来降低纳米CMOS电路的漏电功耗,改进了传统互补CMOS全加器的求和电路,减少了所需晶体管的数目,并进一步对休眠晶体管的尺寸和全加器的晶体管尺寸进行了联合优化.用Hspice在45nmCMOS工艺下的电路仿真结果表明,改进后的全加器电路在平均功耗时延积、漏电功耗和电源线噪声等方面取得了很好的效果.
    제출일충저공모저전원선조성적납미CMOS전가기.채용전원문공결구적전가기래강저납미CMOS전로적루전공모,개진료전통호보CMOS전가기적구화전로,감소료소수정체관적수목,병진일보대휴면정체관적척촌화전가기적정체관척촌진행료연합우화.용Hspice재45nmCMOS공예하적전로방진결과표명,개진후적전가기전로재평균공모시연적、루전공모화전원선조성등방면취득료흔호적효과.
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