基于Verilog计算精度可调的整数除法器的设计
기우Verilog계산정도가조적정수제법기적설계
Design of Integer Divider with Adjustable Precision Based on Verilog
  • 万方数据
    现代电子技术 현대전자기술
    MODERN ELECTRONICS TECHNIQUE
    2009年 3期 146-147 ,共2页

    叶显阳%张海勇%皮代军%秦水介

    협현양%장해용%피대군%진수개

    整数除法%Verilog%处理速度%精确度 整數除法%Verilog%處理速度%精確度
    정수제법%Verilog%처리속도%정학도
    传统整数除法算法采用多次相减的方法来实现运算,相减的过程耗费了大量时钟脉冲,而且对运算结果的最后一位没有进行处理.针对传统的整数除法器,提出一种基于Verilog计算精度可调的整数除法器的设计方法,运用移位、循环减法和四舍五入的方法对数据进行处理,提高了处理速度和精确度.用Cadence公司的NC-Verilog仿真器对所设计的除法器进行仿真验证,结果显示该除法器达到了预期功能.
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