中国集成电路
中國集成電路
중국집성전로
CHINA INTEGRATED CIRCUIT
2005年
5期
37-39
,共3页
本文介绍了一种基于Logical Effort理论研发的集成电路延迟优化工具,该工具综合考虑了互联引线的影响,通过计算比较不同的逻辑结构延迟来确定最佳的电路结构,同时提供逻辑门的最佳晶体管尺寸.我们以六种不同电路为设计实例,在90纳米设计中与SPICE模拟结果进行了比较,其误差在5%以内.鉴于该方法不依赖于版图级寄生参数信息的特点,我们认为该工具可以提供在电路设计的早期对延迟的可信评估,非常适用于快速CMOS电路设计构架的遴选.
本文介紹瞭一種基于Logical Effort理論研髮的集成電路延遲優化工具,該工具綜閤攷慮瞭互聯引線的影響,通過計算比較不同的邏輯結構延遲來確定最佳的電路結構,同時提供邏輯門的最佳晶體管呎吋.我們以六種不同電路為設計實例,在90納米設計中與SPICE模擬結果進行瞭比較,其誤差在5%以內.鑒于該方法不依賴于版圖級寄生參數信息的特點,我們認為該工具可以提供在電路設計的早期對延遲的可信評估,非常適用于快速CMOS電路設計構架的遴選.
본문개소료일충기우Logical Effort이론연발적집성전로연지우화공구,해공구종합고필료호련인선적영향,통과계산비교불동적라집결구연지래학정최가적전로결구,동시제공라집문적최가정체관척촌.아문이륙충불동전로위설계실례,재90납미설계중여SPICE모의결과진행료비교,기오차재5%이내.감우해방법불의뢰우판도급기생삼수신식적특점,아문인위해공구가이제공재전로설계적조기대연지적가신평고,비상괄용우쾌속CMOS전로설계구가적린선.
