西安理工大学学报
西安理工大學學報
서안리공대학학보
JOURNAL OF XI'AN UNIVERSITY OF TECHNOLOGY
2004年
1期
82-86
,共5页
董怀玉%余宁梅%高勇%刘高辉%牛兰奇%陈静瑾
董懷玉%餘寧梅%高勇%劉高輝%牛蘭奇%陳靜瑾
동부옥%여저매%고용%류고휘%우란기%진정근
RS码%编码器%IP Core%Verlog HDL
RS碼%編碼器%IP Core%Verlog HDL
RS마%편마기%IP Core%Verlog HDL
RS编码器IP核设计的难点是提高编码电路的编码运算速度.采用基于多项式乘法理论的GF(2m)上4位快速有限域乘法的方法,提高了编码电路中乘法器模块的运算速度,并对传统的编码电路进行优化,从而解决了运算速度慢的问题.使用Verilog HDL语言和Verilog7.0软件,设计了RS(15,9)编码器,通过仿真及软、硬件验证了设计的正确性.
RS編碼器IP覈設計的難點是提高編碼電路的編碼運算速度.採用基于多項式乘法理論的GF(2m)上4位快速有限域乘法的方法,提高瞭編碼電路中乘法器模塊的運算速度,併對傳統的編碼電路進行優化,從而解決瞭運算速度慢的問題.使用Verilog HDL語言和Verilog7.0軟件,設計瞭RS(15,9)編碼器,通過倣真及軟、硬件驗證瞭設計的正確性.
RS편마기IP핵설계적난점시제고편마전로적편마운산속도.채용기우다항식승법이론적GF(2m)상4위쾌속유한역승법적방법,제고료편마전로중승법기모괴적운산속도,병대전통적편마전로진행우화,종이해결료운산속도만적문제.사용Verilog HDL어언화Verilog7.0연건,설계료RS(15,9)편마기,통과방진급연、경건험증료설계적정학성.
