信息与电子工程
信息與電子工程
신식여전자공정
INFORMATION AND ELECTRONIC ENGINEERING
2007年
3期
206-210
,共5页
中央处理器%现场可编程门阵列%IP核%Verilog
中央處理器%現場可編程門陣列%IP覈%Verilog
중앙처리기%현장가편정문진렬%IP핵%Verilog
为了自主开发中央处理器(Central Processing Unit,CPU),对16位CPU进行了研究,提出了以执行周期尽量最少的译码执行方式,采用Top-Down的方法进行设计,用硬件描述语言Verilog进行代码编写,并对编写的CPU代码进行仿真验证和现场可编程门阵列(Field Programmable Gate Array,FPGA)验证.结果表明,该CPU运行效率较INTEL等通用CPU有较大提高.该自主CPU可以作为IP核进行FPGA应用,也可进行SoC设计应用.
為瞭自主開髮中央處理器(Central Processing Unit,CPU),對16位CPU進行瞭研究,提齣瞭以執行週期儘量最少的譯碼執行方式,採用Top-Down的方法進行設計,用硬件描述語言Verilog進行代碼編寫,併對編寫的CPU代碼進行倣真驗證和現場可編程門陣列(Field Programmable Gate Array,FPGA)驗證.結果錶明,該CPU運行效率較INTEL等通用CPU有較大提高.該自主CPU可以作為IP覈進行FPGA應用,也可進行SoC設計應用.
위료자주개발중앙처리기(Central Processing Unit,CPU),대16위CPU진행료연구,제출료이집행주기진량최소적역마집행방식,채용Top-Down적방법진행설계,용경건묘술어언Verilog진행대마편사,병대편사적CPU대마진행방진험증화현장가편정문진렬(Field Programmable Gate Array,FPGA)험증.결과표명,해CPU운행효솔교INTEL등통용CPU유교대제고.해자주CPU가이작위IP핵진행FPGA응용,야가진행SoC설계응용.
