电子设计工程
電子設計工程
전자설계공정
ELECTRONIC DESIGN ENGINEERING
2012年
1期
101-103
,共3页
低功耗测试%随机单输入跳变%测试矢量生成器%翻转活动率
低功耗測試%隨機單輸入跳變%測試矢量生成器%翻轉活動率
저공모측시%수궤단수입도변%측시시량생성기%번전활동솔
low power consumption testing%random single input change%test pattern generation%switching activity
在集成电路内建自测试的过程中,电路的测试功耗通常显著高于正常模式产生的功耗,因此低功耗内建自测试技术已成为当前的一个研究热点。为了减少被测电路内部节点的开关翻转活动率,研究了一种随机单输入跳变（Random Single Input Change,RSIC）测试向量生成器的设计方案,利用VHDL语言描述了内建自测试结构中的测试向量生成模块,进行了计算机模拟仿真并用FPGA（EP1C6Q240C8）加以硬件实现。实验结果证实了这种内建自测试原理电路的正确性和有效性。
在集成電路內建自測試的過程中,電路的測試功耗通常顯著高于正常模式產生的功耗,因此低功耗內建自測試技術已成為噹前的一箇研究熱點。為瞭減少被測電路內部節點的開關翻轉活動率,研究瞭一種隨機單輸入跳變（Random Single Input Change,RSIC）測試嚮量生成器的設計方案,利用VHDL語言描述瞭內建自測試結構中的測試嚮量生成模塊,進行瞭計算機模擬倣真併用FPGA（EP1C6Q240C8）加以硬件實現。實驗結果證實瞭這種內建自測試原理電路的正確性和有效性。
재집성전로내건자측시적과정중,전로적측시공모통상현저고우정상모식산생적공모,인차저공모내건자측시기술이성위당전적일개연구열점。위료감소피측전로내부절점적개관번전활동솔,연구료일충수궤단수입도변（Random Single Input Change,RSIC）측시향량생성기적설계방안,이용VHDL어언묘술료내건자측시결구중적측시향량생성모괴,진행료계산궤모의방진병용FPGA（EP1C6Q240C8）가이경건실현。실험결과증실료저충내건자측시원리전로적정학성화유효성。
During the built-in self-test（BIST）-based integrated circuits testing,power consumption in test mode is more than that in normal mode.Low power built-in self-test has already been a hot topic in research area.In order to reduce the switching activity rate of internal nodes in circuit-under-test,the Random Single Input Change（RSIC） test generation was proposed.By VHDL describes the mode of test Pattern generation,the simulation is carried out under FPGA（EP1C6Q240C8）.Theoretical analysis and simulation results confirm that schematic circuit realization method of built-in self-test is correct and effective.
