半导体技术
半導體技術
반도체기술
SEMICONDUCTOR TECHNOLOGY
2008年
12期
1143-1147
,共5页
张红%周述涛%张奉江%张正璠
張紅%週述濤%張奉江%張正璠
장홍%주술도%장봉강%장정번
高速A/D转换器%延迟锁相环%占空比稳定%时钟抖动
高速A/D轉換器%延遲鎖相環%佔空比穩定%時鐘抖動
고속A/D전환기%연지쇄상배%점공비은정%시종두동
介绍了一种用于高速ADC的低抖动时钟稳定电路.这个电路由延迟锁相环(DLL)来实现.这个DLL有两个功能:一是通过把一个时钟沿固定精确延迟半个周期,再与另一个沿组成一个新的时钟来调节时钟占空比到50%左右;二是调节时钟抖动.该电路采用0.35 μm CMOS工艺,在Cadence Spectre环境下进行仿真验证,对一个8 bit、250 Msps采样率的ADC,常温下得到的时钟抖动小于0.25 ps rms(典型的均方根).
介紹瞭一種用于高速ADC的低抖動時鐘穩定電路.這箇電路由延遲鎖相環(DLL)來實現.這箇DLL有兩箇功能:一是通過把一箇時鐘沿固定精確延遲半箇週期,再與另一箇沿組成一箇新的時鐘來調節時鐘佔空比到50%左右;二是調節時鐘抖動.該電路採用0.35 μm CMOS工藝,在Cadence Spectre環境下進行倣真驗證,對一箇8 bit、250 Msps採樣率的ADC,常溫下得到的時鐘抖動小于0.25 ps rms(典型的均方根).
개소료일충용우고속ADC적저두동시종은정전로.저개전로유연지쇄상배(DLL)래실현.저개DLL유량개공능:일시통과파일개시종연고정정학연지반개주기,재여령일개연조성일개신적시종래조절시종점공비도50%좌우;이시조절시종두동.해전로채용0.35 μm CMOS공예,재Cadence Spectre배경하진행방진험증,대일개8 bit、250 Msps채양솔적ADC,상온하득도적시종두동소우0.25 ps rms(전형적균방근).
