电子器件
電子器件
전자기건
JOURNAL OF ELECTRON DEVICES
2008年
2期
492-495
,共4页
无损数据压缩%JPEG2000%算术编码器%FPGA
無損數據壓縮%JPEG2000%算術編碼器%FPGA
무손수거압축%JPEG2000%산술편마기%FPGA
算术编码算法对于无损数据压缩是一种非常有效的方法,它已经被JPEG2000标准所采用.通过研究JPEG2000标准中的算术编码算法,设计了一种算术编码器的VLSI结构.该设计用Verilog语言进行了RTL级描述,然后用Modelsira对电路进行了仿真,经Quartus综合以后在FPGA上进行了验证.实验表明,在Ahera的芯片EP2C35F672C8上,该设计最高工作时钟可达63.37 MHz,可以作为IP核应用于JPEG2000图像编码芯片中.
算術編碼算法對于無損數據壓縮是一種非常有效的方法,它已經被JPEG2000標準所採用.通過研究JPEG2000標準中的算術編碼算法,設計瞭一種算術編碼器的VLSI結構.該設計用Verilog語言進行瞭RTL級描述,然後用Modelsira對電路進行瞭倣真,經Quartus綜閤以後在FPGA上進行瞭驗證.實驗錶明,在Ahera的芯片EP2C35F672C8上,該設計最高工作時鐘可達63.37 MHz,可以作為IP覈應用于JPEG2000圖像編碼芯片中.
산술편마산법대우무손수거압축시일충비상유효적방법,타이경피JPEG2000표준소채용.통과연구JPEG2000표준중적산술편마산법,설계료일충산술편마기적VLSI결구.해설계용Verilog어언진행료RTL급묘술,연후용Modelsira대전로진행료방진,경Quartus종합이후재FPGA상진행료험증.실험표명,재Ahera적심편EP2C35F672C8상,해설계최고공작시종가체63.37 MHz,가이작위IP핵응용우JPEG2000도상편마심편중.
