通信技术
通信技術
통신기술
COMMUNICATIONS TECHNOLOGY
2002年
3期
13-14,17
,共3页
Viterbi译 码器 Radix-4 Verilog
Viterbi譯 碼器 Radix-4 Verilog
Viterbi역 마기 Radix-4 Verilog
使用一种新的Viterbi译码器设计方法来达到高速率、低功耗设计.在传统Viterbi译码器中,ACS(add-compare-select)单元是基于radix-2网格设计的,而这里将介绍一种新的ACS设计方法,即基于radix-4网格的ACS单元设计.每个这样的ACS单元将有4路输入,即在每个时钟周期能够处理两级传统的基于radix-2设计的两级网格.同时在这里的Viterbi译码器设计中采用了Top-To-Down设计思想,用Verilog语言来描述RTL电路层.并用QuartusⅡ软件进行电路仿真和综合.用本算法在33.333MHz时钟下实观在Altera公司的APEX 20K FPGA的64状态Viterbi 译码器译码速率可达8Mbps以上,且仅占用很小的硬件资源.采用此方法设计的高速Viterbi解码器Soft IPCore可应用于需要高速,低功耗译码的多媒体移动通讯上.
使用一種新的Viterbi譯碼器設計方法來達到高速率、低功耗設計.在傳統Viterbi譯碼器中,ACS(add-compare-select)單元是基于radix-2網格設計的,而這裏將介紹一種新的ACS設計方法,即基于radix-4網格的ACS單元設計.每箇這樣的ACS單元將有4路輸入,即在每箇時鐘週期能夠處理兩級傳統的基于radix-2設計的兩級網格.同時在這裏的Viterbi譯碼器設計中採用瞭Top-To-Down設計思想,用Verilog語言來描述RTL電路層.併用QuartusⅡ軟件進行電路倣真和綜閤.用本算法在33.333MHz時鐘下實觀在Altera公司的APEX 20K FPGA的64狀態Viterbi 譯碼器譯碼速率可達8Mbps以上,且僅佔用很小的硬件資源.採用此方法設計的高速Viterbi解碼器Soft IPCore可應用于需要高速,低功耗譯碼的多媒體移動通訊上.
사용일충신적Viterbi역마기설계방법래체도고속솔、저공모설계.재전통Viterbi역마기중,ACS(add-compare-select)단원시기우radix-2망격설계적,이저리장개소일충신적ACS설계방법,즉기우radix-4망격적ACS단원설계.매개저양적ACS단원장유4로수입,즉재매개시종주기능구처리량급전통적기우radix-2설계적량급망격.동시재저리적Viterbi역마기설계중채용료Top-To-Down설계사상,용Verilog어언래묘술RTL전로층.병용QuartusⅡ연건진행전로방진화종합.용본산법재33.333MHz시종하실관재Altera공사적APEX 20K FPGA적64상태Viterbi 역마기역마속솔가체8Mbps이상,차부점용흔소적경건자원.채용차방법설계적고속Viterbi해마기Soft IPCore가응용우수요고속,저공모역마적다매체이동통신상.
