微电子学
微電子學
미전자학
MICROELECTRONICS
2008年
1期
116-119
,共4页
双采样%运算放大器共享技术%采样保持电路%模拟/数字转换器
雙採樣%運算放大器共享技術%採樣保持電路%模擬/數字轉換器
쌍채양%운산방대기공향기술%채양보지전로%모의/수자전환기
介绍了一种可以进行双采样的10 位50 MS/s采样保持电路.该电路采用SMIC 0.25 μm标准数字CMOS工艺进行设计.基于BSIM3V3 Spice模型,采用Hspice对整个电路进行了仿真.结果表明,电路在工作于50 MS/s、输入信号频率为25 MHz时,输出信号的SNDR为62.1 dB,整个电路的功耗仅为8.41 mW.
介紹瞭一種可以進行雙採樣的10 位50 MS/s採樣保持電路.該電路採用SMIC 0.25 μm標準數字CMOS工藝進行設計.基于BSIM3V3 Spice模型,採用Hspice對整箇電路進行瞭倣真.結果錶明,電路在工作于50 MS/s、輸入信號頻率為25 MHz時,輸齣信號的SNDR為62.1 dB,整箇電路的功耗僅為8.41 mW.
개소료일충가이진행쌍채양적10 위50 MS/s채양보지전로.해전로채용SMIC 0.25 μm표준수자CMOS공예진행설계.기우BSIM3V3 Spice모형,채용Hspice대정개전로진행료방진.결과표명,전로재공작우50 MS/s、수입신호빈솔위25 MHz시,수출신호적SNDR위62.1 dB,정개전로적공모부위8.41 mW.
