半导体技术
半導體技術
반도체기술
SEMICONDUCTOR TECHNOLOGY
2011年
3期
223-228,241
,共7页
孟祥鹤%吕楠%韩路%吴春瑜%王绩伟%梁洁
孟祥鶴%呂楠%韓路%吳春瑜%王績偉%樑潔
맹상학%려남%한로%오춘유%왕적위%량길
C++语言%Verilog硬件描述语言%系统模型%数字信号处理%设计与验证
C++語言%Verilog硬件描述語言%繫統模型%數字信號處理%設計與驗證
C++어언%Verilog경건묘술어언%계통모형%수자신호처리%설계여험증
通过介绍C++语言配合Verilog HDL来进行数字逻辑设计的模式,提出了一种由C++到Verilog来实现逻辑设计的崭新方法.此方法从系统设计(虚拟机)入手,用C++来搭建所需要的系统模型,再由Verilog与C++的一致性转化,将软件设计精确地转化到硬件级上,使得逻辑设计向上可进行软硬件的联合仿真,向下能够实现物理级延伸.通过该方法可有效地避免SOC设计中从系统到物理实现在转化过程中产生的逻辑不一致.在简叙C++的语言特性后,将Verilog与C++进行了对比分析,给出了两种语言之间进行转化设计的实现方式.结合数字信号处理器的设计,对此方法进行了设计应用,最终通过比对C++与Verilog两者的仿真数据文件,对两种层次系统描述进行了测试验证.
通過介紹C++語言配閤Verilog HDL來進行數字邏輯設計的模式,提齣瞭一種由C++到Verilog來實現邏輯設計的嶄新方法.此方法從繫統設計(虛擬機)入手,用C++來搭建所需要的繫統模型,再由Verilog與C++的一緻性轉化,將軟件設計精確地轉化到硬件級上,使得邏輯設計嚮上可進行軟硬件的聯閤倣真,嚮下能夠實現物理級延伸.通過該方法可有效地避免SOC設計中從繫統到物理實現在轉化過程中產生的邏輯不一緻.在簡敘C++的語言特性後,將Verilog與C++進行瞭對比分析,給齣瞭兩種語言之間進行轉化設計的實現方式.結閤數字信號處理器的設計,對此方法進行瞭設計應用,最終通過比對C++與Verilog兩者的倣真數據文件,對兩種層次繫統描述進行瞭測試驗證.
통과개소C++어언배합Verilog HDL래진행수자라집설계적모식,제출료일충유C++도Verilog래실현라집설계적참신방법.차방법종계통설계(허의궤)입수,용C++래탑건소수요적계통모형,재유Verilog여C++적일치성전화,장연건설계정학지전화도경건급상,사득라집설계향상가진행연경건적연합방진,향하능구실현물리급연신.통과해방법가유효지피면SOC설계중종계통도물리실현재전화과정중산생적라집불일치.재간서C++적어언특성후,장Verilog여C++진행료대비분석,급출료량충어언지간진행전화설계적실현방식.결합수자신호처리기적설계,대차방법진행료설계응용,최종통과비대C++여Verilog량자적방진수거문건,대량충층차계통묘술진행료측시험증.
