信息与电子工程
信息與電子工程
신식여전자공정
INFORMATION AND ELECTRONIC ENGINEERING
2012年
1期
107-109,117
,共4页
遗传算法%硬件并行化%现场可编程逻辑门阵列%演化
遺傳算法%硬件併行化%現場可編程邏輯門陣列%縯化
유전산법%경건병행화%현장가편정라집문진렬%연화
为提高硬件运行速度和资源利用率,利用硬件并行化的思想改进传统算法的处理模式,将遗传算法传统实现方法的控制部分分解到各模块内部,按照流水线模式,应用现场可编程逻辑门阵列(FPGA)高速实现.综合后时钟频率达到137.08 MHz,演化1代需64个时钟周期,即0.467 μs.实现结构节约硬件资源,效率高,使大规模遗传算法的高速硬件实现成为可能.
為提高硬件運行速度和資源利用率,利用硬件併行化的思想改進傳統算法的處理模式,將遺傳算法傳統實現方法的控製部分分解到各模塊內部,按照流水線模式,應用現場可編程邏輯門陣列(FPGA)高速實現.綜閤後時鐘頻率達到137.08 MHz,縯化1代需64箇時鐘週期,即0.467 μs.實現結構節約硬件資源,效率高,使大規模遺傳算法的高速硬件實現成為可能.
위제고경건운행속도화자원이용솔,이용경건병행화적사상개진전통산법적처리모식,장유전산법전통실현방법적공제부분분해도각모괴내부,안조류수선모식,응용현장가편정라집문진렬(FPGA)고속실현.종합후시종빈솔체도137.08 MHz,연화1대수64개시종주기,즉0.467 μs.실현결구절약경건자원,효솔고,사대규모유전산법적고속경건실현성위가능.
