国外电子测量技术
國外電子測量技術
국외전자측량기술
FOREIGN ELECTRONIC MEASUREMENT TECHNOLOGY
2010年
5期
56-59,81
,共5页
层次型SoC%IP核%测试环
層次型SoC%IP覈%測試環
층차형SoC%IP핵%측시배
为了减少层次型SoC测试时间,实现父核与子核的并行测试,本文设计了一种的测试环单元结构.该测试环单元通过在内部增加一个一位的寄存器,用来满足父核测试对子核的要求,解决层次型SoC中父核与子核并行测试的冲突.利用Verilog HDL进行设计,在Quartus Ⅱ下通过仿真验证.结果表明此结构安全性得到可靠地保障.
為瞭減少層次型SoC測試時間,實現父覈與子覈的併行測試,本文設計瞭一種的測試環單元結構.該測試環單元通過在內部增加一箇一位的寄存器,用來滿足父覈測試對子覈的要求,解決層次型SoC中父覈與子覈併行測試的遲突.利用Verilog HDL進行設計,在Quartus Ⅱ下通過倣真驗證.結果錶明此結構安全性得到可靠地保障.
위료감소층차형SoC측시시간,실현부핵여자핵적병행측시,본문설계료일충적측시배단원결구.해측시배단원통과재내부증가일개일위적기존기,용래만족부핵측시대자핵적요구,해결층차형SoC중부핵여자핵병행측시적충돌.이용Verilog HDL진행설계,재Quartus Ⅱ하통과방진험증.결과표명차결구안전성득도가고지보장.
