计算机工程与应用
計算機工程與應用
계산궤공정여응용
COMPUTER ENGINEERING AND APPLICATIONS
2009年
24期
70-71,76
,共3页
乔世杰%赛金乾%高勇%王永%闫玉玲
喬世傑%賽金乾%高勇%王永%閆玉玲
교세걸%새금건%고용%왕영%염옥령
JPEG2000%位平面编码%Verilog HDL
JPEG2000%位平麵編碼%Verilog HDL
JPEG2000%위평면편마%Verilog HDL
采用三个状态机控制编码操作,并采用局部优化和模板数据缓冲技术,提出了一种简单、灵活的新结构,提高了编码效率,减小了硬件实现的资源消耗,在码块处理上也具有很大灵活性.设计了硬件结构的Verilog HDL模型,进行了仿真和逻辑综合,并用FPGA进行了验证.仿真和综合结果表明,设计的硬件结构是正确的,最高频率可达82 MHz,满足设计要求.
採用三箇狀態機控製編碼操作,併採用跼部優化和模闆數據緩遲技術,提齣瞭一種簡單、靈活的新結構,提高瞭編碼效率,減小瞭硬件實現的資源消耗,在碼塊處理上也具有很大靈活性.設計瞭硬件結構的Verilog HDL模型,進行瞭倣真和邏輯綜閤,併用FPGA進行瞭驗證.倣真和綜閤結果錶明,設計的硬件結構是正確的,最高頻率可達82 MHz,滿足設計要求.
채용삼개상태궤공제편마조작,병채용국부우화화모판수거완충기술,제출료일충간단、령활적신결구,제고료편마효솔,감소료경건실현적자원소모,재마괴처리상야구유흔대령활성.설계료경건결구적Verilog HDL모형,진행료방진화라집종합,병용FPGA진행료험증.방진화종합결과표명,설계적경건결구시정학적,최고빈솔가체82 MHz,만족설계요구.
