基于Verilog HDL设计实现的乘法器性能研究
기우Verilog HDL설계실현적승법기성능연구
Design of Multiplier and Research on Performance based on Verilog HDL
  • 万方数据
    微计算机信息 미계산궤신식
    CONTROL & AUTOMATION
    2008年 8期 78-80 ,共3页

    赵娟%李振坤%刘怡俊%张希花%刘玉转

    조연%리진곤%류이준%장희화%류옥전

    Verilog HDL%改进Booth算法%乘法器 Verilog HDL%改進Booth算法%乘法器
    Verilog HDL%개진Booth산법%승법기
    本文在设计实现乘法器时,采用了4-2和5-2混合压缩器对部分积进行压缩,减少了乘法器的延时和资源占用率;经xilinx ISE和Quartus Ⅱ两种集成开发环境下的综合仿真测试,与用Verilog HDL语言实现的两位阵列乘法器和传统的Booth编码乘法器进行了性能比较,得出用这种混合压缩的器乘法器要比传统的4-2压缩器构成的乘法器速度提高了10%,硬件资源占用减少了1%.
    본문재설계실현승법기시,채용료4-2화5-2혼합압축기대부분적진행압축,감소료승법기적연시화자원점용솔;경xilinx ISE화Quartus Ⅱ량충집성개발배경하적종합방진측시,여용Verilog HDL어언실현적량위진렬승법기화전통적Booth편마승법기진행료성능비교,득출용저충혼합압축적기승법기요비전통적4-2압축기구성적승법기속도제고료10%,경건자원점용감소료1%.
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