计算机工程与应用
計算機工程與應用
계산궤공정여응용
COMPUTER ENGINEERING AND APPLICATIONS
2012年
1期
64-67
,共4页
向良军%王梓斌%金国平%郑林华
嚮良軍%王梓斌%金國平%鄭林華
향량군%왕재빈%금국평%정림화
里所(RS)编译码%现场可编程门阵列(FPGA)%域乘法%迭代译码算法
裏所(RS)編譯碼%現場可編程門陣列(FPGA)%域乘法%迭代譯碼算法
리소(RS)편역마%현장가편정문진렬(FPGA)%역승법%질대역마산법
在分析RS (Reed-Solomon)码编译码基本原理的基础上,对编码过程中的乘法电路实现进行了深入分析,对译码过程中用于错误位置多项式和错误值多项式计算的BM(Berlekamp-Massey)迭代算法进行改进,并设计了适合于FPGA硬件实现的伴随式计算策略和钱搜索电路.硬件实现结果表明,改进算法能有效节省硬件资源,在Xilinx公司的XC4VSX35 FPGA上仅需要总资源的15％就可以实现(31,15)RS码编译码器电路,且在200 MHz系统时钟频率时达到10 Mb/s的译码速率,实现了高速数据处理.
在分析RS (Reed-Solomon)碼編譯碼基本原理的基礎上,對編碼過程中的乘法電路實現進行瞭深入分析,對譯碼過程中用于錯誤位置多項式和錯誤值多項式計算的BM(Berlekamp-Massey)迭代算法進行改進,併設計瞭適閤于FPGA硬件實現的伴隨式計算策略和錢搜索電路.硬件實現結果錶明,改進算法能有效節省硬件資源,在Xilinx公司的XC4VSX35 FPGA上僅需要總資源的15％就可以實現(31,15)RS碼編譯碼器電路,且在200 MHz繫統時鐘頻率時達到10 Mb/s的譯碼速率,實現瞭高速數據處理.
재분석RS (Reed-Solomon)마편역마기본원리적기출상,대편마과정중적승법전로실현진행료심입분석,대역마과정중용우착오위치다항식화착오치다항식계산적BM(Berlekamp-Massey)질대산법진행개진,병설계료괄합우FPGA경건실현적반수식계산책략화전수색전로.경건실현결과표명,개진산법능유효절성경건자원,재Xilinx공사적XC4VSX35 FPGA상부수요총자원적15％취가이실현(31,15)RS마편역마기전로,차재200 MHz계통시종빈솔시체도10 Mb/s적역마속솔,실현료고속수거처리.
