固体电子学研究与进展
固體電子學研究與進展
고체전자학연구여진전
RESEARCH & PROGRESS OF SOLID STATE ELECTRONICS
2005年
2期
246-249,264
,共5页
朱磊%杨银堂%朱樟明%付永朝
硃磊%楊銀堂%硃樟明%付永朝
주뢰%양은당%주장명%부영조
互补金属氧化物半导体工艺%带隙电压基准源%低压%温度系数%电源抑制比
互補金屬氧化物半導體工藝%帶隙電壓基準源%低壓%溫度繫數%電源抑製比
호보금속양화물반도체공예%대극전압기준원%저압%온도계수%전원억제비
在对传统典型CMOS带隙电压基准源电路分析和总结的基础上,综合一级温度补偿、电流反馈技术,提出了一种1-ppm/ °C低压CMOS带隙电压基准源.采用差分放大器作为基准源的负反馈运放,简化了电路设计.放大器输出用作电路中PMOS电流源偏置,提高了电源抑制比(PSRR).整个电路采用TSMC 0.35 μm CMOS工艺实现,采用HSPICE进行仿真,仿真结果证明了基准源具有低温度系数和高电源抑制比.
在對傳統典型CMOS帶隙電壓基準源電路分析和總結的基礎上,綜閤一級溫度補償、電流反饋技術,提齣瞭一種1-ppm/ °C低壓CMOS帶隙電壓基準源.採用差分放大器作為基準源的負反饋運放,簡化瞭電路設計.放大器輸齣用作電路中PMOS電流源偏置,提高瞭電源抑製比(PSRR).整箇電路採用TSMC 0.35 μm CMOS工藝實現,採用HSPICE進行倣真,倣真結果證明瞭基準源具有低溫度繫數和高電源抑製比.
재대전통전형CMOS대극전압기준원전로분석화총결적기출상,종합일급온도보상、전류반궤기술,제출료일충1-ppm/ °C저압CMOS대극전압기준원.채용차분방대기작위기준원적부반궤운방,간화료전로설계.방대기수출용작전로중PMOS전류원편치,제고료전원억제비(PSRR).정개전로채용TSMC 0.35 μm CMOS공예실현,채용HSPICE진행방진,방진결과증명료기준원구유저온도계수화고전원억제비.
