电子测量与仪器学报
電子測量與儀器學報
전자측량여의기학보
JOURNAL OF ELECTRONIC MEASUREMENT AND INSTRUMENT
2011年
11期
966-971
,共6页
陈红梅%邓红辉%张明文%陶阳%尹勇生
陳紅梅%鄧紅輝%張明文%陶暘%尹勇生
진홍매%산홍휘%장명문%도양%윤용생
高速模数转换器%延迟锁相环%占空比调整电路%连续积分器%时钟抖动
高速模數轉換器%延遲鎖相環%佔空比調整電路%連續積分器%時鐘抖動
고속모수전환기%연지쇄상배%점공비조정전로%련속적분기%시종두동
基于0.18 μm CMOS Mixed Signal工艺,设计实现了用于高速ADC的低抖动时钟稳定电路.在传统延迟锁相环结构(DLL)时钟电路研究基础上进行改进:设计基于RS锁存器的新型鉴相器,消除传统鉴相器相位误差积累效应；采用连续时间积分器取代电荷泵进行时钟占空比检测,减小由于电荷泵充放电电流不一致而导致的误差.芯片面积为0.339 mm×0.314 mm,后仿真结果表明,在20～150 MHz宽采样频率范围内,实现10％～90％占空比的输入时钟自动调整至(50±0.15)％,且锁定时间小于100 ns,抖动为0.00 127 ps@150 MHz,满足高速高精度ADC时钟性能要求.
基于0.18 μm CMOS Mixed Signal工藝,設計實現瞭用于高速ADC的低抖動時鐘穩定電路.在傳統延遲鎖相環結構(DLL)時鐘電路研究基礎上進行改進:設計基于RS鎖存器的新型鑒相器,消除傳統鑒相器相位誤差積纍效應；採用連續時間積分器取代電荷泵進行時鐘佔空比檢測,減小由于電荷泵充放電電流不一緻而導緻的誤差.芯片麵積為0.339 mm×0.314 mm,後倣真結果錶明,在20～150 MHz寬採樣頻率範圍內,實現10％～90％佔空比的輸入時鐘自動調整至(50±0.15)％,且鎖定時間小于100 ns,抖動為0.00 127 ps@150 MHz,滿足高速高精度ADC時鐘性能要求.
기우0.18 μm CMOS Mixed Signal공예,설계실현료용우고속ADC적저두동시종은정전로.재전통연지쇄상배결구(DLL)시종전로연구기출상진행개진:설계기우RS쇄존기적신형감상기,소제전통감상기상위오차적루효응；채용련속시간적분기취대전하빙진행시종점공비검측,감소유우전하빙충방전전류불일치이도치적오차.심편면적위0.339 mm×0.314 mm,후방진결과표명,재20～150 MHz관채양빈솔범위내,실현10％～90％점공비적수입시종자동조정지(50±0.15)％,차쇄정시간소우100 ns,두동위0.00 127 ps@150 MHz,만족고속고정도ADC시종성능요구.
