浙江大学学报（理学版）
浙江大學學報（理學版）
절강대학학보（이학판）
JOURNAL OF ZHEJIANG UNIVERSITY
2011年
3期
299-303,309
,共6页
低功耗%全加器%多值逻辑%传输电压开关%CMOS
低功耗%全加器%多值邏輯%傳輸電壓開關%CMOS
저공모%전가기%다치라집%전수전압개관%CMOS
针对传统三值全加器没有充分利用进位的不足,提出一种新型的三值四输入全加器电路结构,并用CMOS设计这种全加器,与传统的三值三输入全加器相比,将原有的输入由3个增加到4个,将原有的进位由二值信号变为三值信号.所提出的三值四输入全加器增加了处理的信息量,提高了进位端的利用率,在较大电路设计中能减少所用加法器模块的数量,并减少所用管子数和降低芯片面积.基于该新型全加器,设计了3个四位三值数串行加法电路.经Hspice模拟,所设计的电路有正确的逻辑功能,与基于传统三值三输入全加器的设计相比,在处理信息量较大的电路设计中具有很好的低功耗特性.
針對傳統三值全加器沒有充分利用進位的不足,提齣一種新型的三值四輸入全加器電路結構,併用CMOS設計這種全加器,與傳統的三值三輸入全加器相比,將原有的輸入由3箇增加到4箇,將原有的進位由二值信號變為三值信號.所提齣的三值四輸入全加器增加瞭處理的信息量,提高瞭進位耑的利用率,在較大電路設計中能減少所用加法器模塊的數量,併減少所用管子數和降低芯片麵積.基于該新型全加器,設計瞭3箇四位三值數串行加法電路.經Hspice模擬,所設計的電路有正確的邏輯功能,與基于傳統三值三輸入全加器的設計相比,在處理信息量較大的電路設計中具有很好的低功耗特性.
침대전통삼치전가기몰유충분이용진위적불족,제출일충신형적삼치사수입전가기전로결구,병용CMOS설계저충전가기,여전통적삼치삼수입전가기상비,장원유적수입유3개증가도4개,장원유적진위유이치신호변위삼치신호.소제출적삼치사수입전가기증가료처리적신식량,제고료진위단적이용솔,재교대전로설계중능감소소용가법기모괴적수량,병감소소용관자수화강저심편면적.기우해신형전가기,설계료3개사위삼치수천행가법전로.경Hspice모의,소설계적전로유정학적라집공능,여기우전통삼치삼수입전가기적설계상비,재처리신식량교대적전로설계중구유흔호적저공모특성.
