西安邮电学院学报
西安郵電學院學報
서안유전학원학보
JOURNAL OF XI’AN INSTITUTE OF POSTS AND TELECOMMUNICATIONS
2011年
5期
72-75
,共4页
Verilog-HDL晶体振荡器%校准%脉冲控制
Verilog-HDL晶體振盪器%校準%脈遲控製
Verilog-HDL정체진탕기%교준%맥충공제
Verilog-HDL%crystal oscillator%calibration%pulse control
为了克服晶体振荡器的温漂问题，提高时钟精度，控制输出脉冲。本文设计了一种脉冲发生器，采用基于分频链的时钟校准方法，结合脉冲控制电路，可以输出标准时钟脉冲。标准时钟脉冲在脉冲发生器的控制下产生频率和脉冲个数都可调节的脉冲序列，其校准精度达±0．25ppm，校准范围±32ppm。经仿真验证，该方案符合设计初衷，达到设计要求。
為瞭剋服晶體振盪器的溫漂問題，提高時鐘精度，控製輸齣脈遲。本文設計瞭一種脈遲髮生器，採用基于分頻鏈的時鐘校準方法，結閤脈遲控製電路，可以輸齣標準時鐘脈遲。標準時鐘脈遲在脈遲髮生器的控製下產生頻率和脈遲箇數都可調節的脈遲序列，其校準精度達±0．25ppm，校準範圍±32ppm。經倣真驗證，該方案符閤設計初衷，達到設計要求。
위료극복정체진탕기적온표문제，제고시종정도，공제수출맥충。본문설계료일충맥충발생기，채용기우분빈련적시종교준방법，결합맥충공제전로，가이수출표준시종맥충。표준시종맥충재맥충발생기적공제하산생빈솔화맥충개수도가조절적맥충서렬，기교준정도체±0．25ppm，교준범위±32ppm。경방진험증，해방안부합설계초충，체도설계요구。
In order to overcome the temperature drift of the crystal oscillator, improve the clock precision and control the pulse output, a calibration algorithm based on divide-chain frequency is proposed, thus, a pulse generator can be adjusted to produce standard clock pulses, whose frequency and number can be controlled with the help of a pulse control circuit. Simulation results show that, the calibration accuracy is ±0. 25 ppm, and the range of calibration is ±32 ppm. That is, the solution meets the design requirements well.
