计算机工程与科学
計算機工程與科學
계산궤공정여과학
COMPUTER ENGINEERING & SCIENCE
2012年
9期
58-63
,共6页
齐树波%李晋文%乐大珩%赵天磊%张民选
齊樹波%李晉文%樂大珩%趙天磊%張民選
제수파%리진문%악대형%조천뢰%장민선
片上网络%通道双缓冲%延迟模型
片上網絡%通道雙緩遲%延遲模型
편상망락%통도쌍완충%연지모형
随着集成电路工艺的等比例缩小,互连线延迟相对门延迟增加,导致报文在片上网络路由器之间的传输需要多个时钟周期.但是,在基于信用点流控策略中,物理链路中的寄存器在发生拥塞时不能够缓冲报文.因此,本文提出了一种自适应的通道双缓冲结构,能够在发生拥塞时缓冲报文.通过门级电路的设计和分析,根据逻辑努力方法建立了CDB的延迟模型.延迟模型的准确性利用Synopsys时序分析工具Prime Time在TSMC的65nm工艺库下被验证,两者相差不超过一个(τ)4.结果表明,在32nm工艺下,1mm长的半全局互连线通道双缓冲(CDB)和简单流水线(SPLS)所需要的级数相同.
隨著集成電路工藝的等比例縮小,互連線延遲相對門延遲增加,導緻報文在片上網絡路由器之間的傳輸需要多箇時鐘週期.但是,在基于信用點流控策略中,物理鏈路中的寄存器在髮生擁塞時不能夠緩遲報文.因此,本文提齣瞭一種自適應的通道雙緩遲結構,能夠在髮生擁塞時緩遲報文.通過門級電路的設計和分析,根據邏輯努力方法建立瞭CDB的延遲模型.延遲模型的準確性利用Synopsys時序分析工具Prime Time在TSMC的65nm工藝庫下被驗證,兩者相差不超過一箇(τ)4.結果錶明,在32nm工藝下,1mm長的半全跼互連線通道雙緩遲(CDB)和簡單流水線(SPLS)所需要的級數相同.
수착집성전로공예적등비례축소,호련선연지상대문연지증가,도치보문재편상망락로유기지간적전수수요다개시종주기.단시,재기우신용점류공책략중,물리련로중적기존기재발생옹새시불능구완충보문.인차,본문제출료일충자괄응적통도쌍완충결구,능구재발생옹새시완충보문.통과문급전로적설계화분석,근거라집노력방법건립료CDB적연지모형.연지모형적준학성이용Synopsys시서분석공구Prime Time재TSMC적65nm공예고하피험증,량자상차불초과일개(τ)4.결과표명,재32nm공예하,1mm장적반전국호련선통도쌍완충(CDB)화간단류수선(SPLS)소수요적급수상동.
