国外电子元器件
國外電子元器件
국외전자원기건
INTERNATIONAL ELECTRONIC ELEMENTS
2008年
12期
79-81
,共3页
模拟电路%电源%温度/带隙基准%抑制比%CMOS工艺
模擬電路%電源%溫度/帶隙基準%抑製比%CMOS工藝
모의전로%전원%온도/대극기준%억제비%CMOS공예
依据带隙基准原理,采用华润上华(CSMC)0.5 μm互补金属氧化物半导体(CMOS)工艺,设计了一种用于总线低电压差分信号(Bus Low Voltage Differential Signal,简称BLVDS)的总线收发器带隙基准电路.该电路有较低的温度系数和较高的电源抑制比.Hspice仿真结果表明,在电源电压VDD=3.3 V,温度T=25℃时,输出基准电压Vrd=1.25 V.在温度范围为-45℃～+85℃时,输出电压的温度系数为20 pm/℃,电源电压的抑制比δ(PSRR)=-58.3 dB.
依據帶隙基準原理,採用華潤上華(CSMC)0.5 μm互補金屬氧化物半導體(CMOS)工藝,設計瞭一種用于總線低電壓差分信號(Bus Low Voltage Differential Signal,簡稱BLVDS)的總線收髮器帶隙基準電路.該電路有較低的溫度繫數和較高的電源抑製比.Hspice倣真結果錶明,在電源電壓VDD=3.3 V,溫度T=25℃時,輸齣基準電壓Vrd=1.25 V.在溫度範圍為-45℃～+85℃時,輸齣電壓的溫度繫數為20 pm/℃,電源電壓的抑製比δ(PSRR)=-58.3 dB.
의거대극기준원리,채용화윤상화(CSMC)0.5 μm호보금속양화물반도체(CMOS)공예,설계료일충용우총선저전압차분신호(Bus Low Voltage Differential Signal,간칭BLVDS)적총선수발기대극기준전로.해전로유교저적온도계수화교고적전원억제비.Hspice방진결과표명,재전원전압VDD=3.3 V,온도T=25℃시,수출기준전압Vrd=1.25 V.재온도범위위-45℃～+85℃시,수출전압적온도계수위20 pm/℃,전원전압적억제비δ(PSRR)=-58.3 dB.
