一种基于Vera的集成电路建模验证方法
일충기우Vera적집성전로건모험증방법
A Vera Modeling Verification Method in Integrated Circuit
  • 万方数据
    计算机技术与发展 계산궤기술여발전
    COMPUTER TECHNOLOGY AND DEVELOPMENT
    2007年 1期 94-97 ,共4页

    左航%金玉丰

    좌항%금옥봉

    数字集成电路%仿真%Vera%参考模型%RM 數字集成電路%倣真%Vera%參攷模型%RM
    수자집성전로%방진%Vera%삼고모형%RM
    随着数字逻辑设计越来越复杂,验证的难度也越来越大.根据一款以太网交换芯片的项目完成所总结的经验,提出了一种基于Vera的电路行为级建模的验证方法.实验结果表明,这种验证方法可以方便地进行RTL和参考模型的联合仿真,并能最大限度地提高验证覆盖率,有效地减少验证工作量和缩短验证时间.
    수착수자라집설계월래월복잡,험증적난도야월래월대.근거일관이태망교환심편적항목완성소총결적경험,제출료일충기우Vera적전로행위급건모적험증방법.실험결과표명,저충험증방법가이방편지진행RTL화삼고모형적연합방진,병능최대한도지제고험증복개솔,유효지감소험증공작량화축단험증시간.
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