CAJ | 학술논문

ESD设计是SOI电路设计技术的主要挑战之一,文章介绍了基于部分耗尽0.6μm SOI工艺所制备的常规SOI NMOS器件的ESD性能,以及采用改进方法后的SOI NMOS器件的优良ESD性能。通过采用100ns脉冲宽度的TLP设备对所设计的SOI NMOS器件的ESD性能进行分析,结果表明：SOI NMOS器件不适合直接作为主要器件承担SOI电路的ESD保护作用,但通过采用工艺优化、设计结构改进等方法优化后,可以作为SOI输出缓冲器或电源与地之间ESD主要保护器件使用,承担SOI电路ESD保护的重要作用。
ESD설계시SOI전로설계기술적주요도전지일,문장개소료기우부분모진0.6μm SOI공예소제비적상규SOI NMOS기건적ESD성능,이급채용개진방법후적SOI NMOS기건적우량ESD성능。통과채용100ns맥충관도적TLP설비대소설계적SOI NMOS기건적ESD성능진행분석,결과표명：SOI NMOS기건불괄합직접작위주요기건승담SOI전로적ESD보호작용,단통과채용공예우화、설계결구개진등방법우화후,가이작위SOI수출완충기혹전원여지지간ESD주요보호기건사용,승담SOI전로ESD보호적중요작용。
ESD design is one of major challenges for SOI circuit design.This paper introduces the ESD performance of SOI NMOS and updated SOI NMOS by process and design methods for a partially depleted 0.6μm SOI process.Through ESD performance analysis of SOI NMOS by 100ns pulse width TLP test system,we show that SOI NMOS is not suitable for main ESD protection structure directly in SOI circuit.But with updated process and design methods,SOI NMOS is suitable for main ESD protection structure in output buffer and VDD-to-VSS ESD of SOI circuit.