计算机工程
計算機工程
계산궤공정
COMPUTER ENGINEERING
2008年
20期
175-176,179
,共3页
高级加密标准%分组密码%加密
高級加密標準%分組密碼%加密
고급가밀표준%분조밀마%가밀
分析AES算法原理,构建基于FPGA的硬件实现框架,描述数据加解密单元和密钥扩展单元的工作机制和硬件结构,引入核心运算模块复用的设汁思想,在不影响系统效率的前提下降低芯片资源的使用率,并对该系统结构进行了芯片级的验证.实验结果表明,在38 MHz工作频率下,该系统的处理速度为405 Mb/s.
分析AES算法原理,構建基于FPGA的硬件實現框架,描述數據加解密單元和密鑰擴展單元的工作機製和硬件結構,引入覈心運算模塊複用的設汁思想,在不影響繫統效率的前提下降低芯片資源的使用率,併對該繫統結構進行瞭芯片級的驗證.實驗結果錶明,在38 MHz工作頻率下,該繫統的處理速度為405 Mb/s.
분석AES산법원리,구건기우FPGA적경건실현광가,묘술수거가해밀단원화밀약확전단원적공작궤제화경건결구,인입핵심운산모괴복용적설즙사상,재불영향계통효솔적전제하강저심편자원적사용솔,병대해계통결구진행료심편급적험증.실험결과표명,재38 MHz공작빈솔하,해계통적처리속도위405 Mb/s.
