微电子学
微電子學
미전자학
MICROELECTRONICS
2012年
3期
311-314
,共4页
关允超%宁宁%张军%杜翎%吴克军%范洋%冯纯益
關允超%寧寧%張軍%杜翎%吳剋軍%範洋%馮純益
관윤초%저저%장군%두령%오극군%범양%풍순익
模/数转换器%电阻串复用%逐次逼近寄存器%数字校准
模/數轉換器%電阻串複用%逐次逼近寄存器%數字校準
모/수전환기%전조천복용%축차핍근기존기%수자교준
针对带数字校准功能的逐次逼近模/数转换器(SAR ADC),提出将主DAC、校准DAC和基准电压产生电路的电阻串进行复用,从而显著减少了芯片面积,降低了功耗.相比6+6两段电容结构DAC,采用电阻电容混合结构的主DAC和校准DAC节约了37％的版图面积.在0.18μm CMOS工艺下,通过Hspice仿真,SAR ADC的DNL和INL均小于0.4LSB,SNR为75 dB.系统正常工作时,总功耗为3.1mW,比不采用电阻串复用的结构减少0.9 mW.
針對帶數字校準功能的逐次逼近模/數轉換器(SAR ADC),提齣將主DAC、校準DAC和基準電壓產生電路的電阻串進行複用,從而顯著減少瞭芯片麵積,降低瞭功耗.相比6+6兩段電容結構DAC,採用電阻電容混閤結構的主DAC和校準DAC節約瞭37％的版圖麵積.在0.18μm CMOS工藝下,通過Hspice倣真,SAR ADC的DNL和INL均小于0.4LSB,SNR為75 dB.繫統正常工作時,總功耗為3.1mW,比不採用電阻串複用的結構減少0.9 mW.
침대대수자교준공능적축차핍근모/수전환기(SAR ADC),제출장주DAC、교준DAC화기준전압산생전로적전조천진행복용,종이현저감소료심편면적,강저료공모.상비6+6량단전용결구DAC,채용전조전용혼합결구적주DAC화교준DAC절약료37％적판도면적.재0.18μm CMOS공예하,통과Hspice방진,SAR ADC적DNL화INL균소우0.4LSB,SNR위75 dB.계통정상공작시,총공모위3.1mW,비불채용전조천복용적결구감소0.9 mW.
