现代电子技术
現代電子技術
현대전자기술
MODERN ELECTRONICS TECHNIQUE
2009年
23期
43-46
,共4页
叶怀胜%谭南林%苏树强%李国正
葉懷勝%譚南林%囌樹彊%李國正
협부성%담남림%소수강%리국정
全数字锁相环%曼彻斯特码%Verilog硬件描述语言%位同步
全數字鎖相環%曼徹斯特碼%Verilog硬件描述語言%位同步
전수자쇄상배%만철사특마%Verilog경건묘술어언%위동보
提出一种基于FPGA的用于提取位同步时钟的片内全数字锁相环电路设计方案.该方案具有同步速度快,结构简洁,失锁后自我调节性能好,即使码元消失或是码元相位出现抖动时,提取的同步时钟也不会有较大变化,仍可以稳定输出.此外,该方案可以稳定地从曼彻斯特码中提取出位时钟,指导编解码器可靠工作.采用Verilog HDL语言描述电路,给出了仿真结果,并对其稳定性和稳态误差进行了理论分析,以实际测验验证了仿真的正确性.
提齣一種基于FPGA的用于提取位同步時鐘的片內全數字鎖相環電路設計方案.該方案具有同步速度快,結構簡潔,失鎖後自我調節性能好,即使碼元消失或是碼元相位齣現抖動時,提取的同步時鐘也不會有較大變化,仍可以穩定輸齣.此外,該方案可以穩定地從曼徹斯特碼中提取齣位時鐘,指導編解碼器可靠工作.採用Verilog HDL語言描述電路,給齣瞭倣真結果,併對其穩定性和穩態誤差進行瞭理論分析,以實際測驗驗證瞭倣真的正確性.
제출일충기우FPGA적용우제취위동보시종적편내전수자쇄상배전로설계방안.해방안구유동보속도쾌,결구간길,실쇄후자아조절성능호,즉사마원소실혹시마원상위출현두동시,제취적동보시종야불회유교대변화,잉가이은정수출.차외,해방안가이은정지종만철사특마중제취출위시종,지도편해마기가고공작.채용Verilog HDL어언묘술전로,급출료방진결과,병대기은정성화은태오차진행료이론분석,이실제측험험증료방진적정학성.
