计算机工程
計算機工程
계산궤공정
COMPUTER ENGINEERING
2011年
21期
241-243,254
,共4页
郭磊%唐玉华%周杰%董亚卓
郭磊%唐玉華%週傑%董亞卓
곽뢰%당옥화%주걸%동아탁
LDLT分解%现场可编程门阵列%细粒度并行%协处理器
LDLT分解%現場可編程門陣列%細粒度併行%協處理器
LDLT분해%현장가편정문진렬%세립도병행%협처리기
为提高LDLT分解协处理器的性能,基于FPGA平台,研究其并行结构.分析循环片间的数据依赖关系,提出LDL分解细粒度并行算法,并在可扩展一维阵列处理器中加以实现,利用主机、算法加速器组成单精度浮点LDLT分解协处理器的并行结构.实验结果表明,与运行在2.50 GHz Pentium微处理器上的C代码相比,该协处理器可获得32.03倍～43.25倍的性能提升.
為提高LDLT分解協處理器的性能,基于FPGA平檯,研究其併行結構.分析循環片間的數據依賴關繫,提齣LDL分解細粒度併行算法,併在可擴展一維陣列處理器中加以實現,利用主機、算法加速器組成單精度浮點LDLT分解協處理器的併行結構.實驗結果錶明,與運行在2.50 GHz Pentium微處理器上的C代碼相比,該協處理器可穫得32.03倍～43.25倍的性能提升.
위제고LDLT분해협처리기적성능,기우FPGA평태,연구기병행결구.분석순배편간적수거의뢰관계,제출LDL분해세립도병행산법,병재가확전일유진렬처리기중가이실현,이용주궤、산법가속기조성단정도부점LDLT분해협처리기적병행결구.실험결과표명,여운행재2.50 GHz Pentium미처리기상적C대마상비,해협처리기가획득32.03배～43.25배적성능제승.
