电子测量与仪器学报
電子測量與儀器學報
전자측량여의기학보
JOURNAL OF ELECTRONIC MEASUREMENT AND INSTRUMENT
2008年
z1期
145-148
,共4页
乘法器%硬件描述语言%数字信号处理
乘法器%硬件描述語言%數字信號處理
승법기%경건묘술어언%수자신호처리
本文在综合多种数字信号系统设计方式优缺点的基础上,重点介绍用VHDL[Very High Speed Integrated Circuit(VHSIC)Hardware Description Language]语言在硬件芯片FPGA/CPLD上进行数字信号处理,设计移位相加硬件乘法器,实现快速乘法功能,并以Altera公司的ACEX1K系列产品作为硬件,将Max+plusⅡ软件作为开发工具,进行设计编码、功能仿真和硬件测试.
本文在綜閤多種數字信號繫統設計方式優缺點的基礎上,重點介紹用VHDL[Very High Speed Integrated Circuit(VHSIC)Hardware Description Language]語言在硬件芯片FPGA/CPLD上進行數字信號處理,設計移位相加硬件乘法器,實現快速乘法功能,併以Altera公司的ACEX1K繫列產品作為硬件,將Max+plusⅡ軟件作為開髮工具,進行設計編碼、功能倣真和硬件測試.
본문재종합다충수자신호계통설계방식우결점적기출상,중점개소용VHDL[Very High Speed Integrated Circuit(VHSIC)Hardware Description Language]어언재경건심편FPGA/CPLD상진행수자신호처리,설계이위상가경건승법기,실현쾌속승법공능,병이Altera공사적ACEX1K계렬산품작위경건,장Max+plusⅡ연건작위개발공구,진행설계편마、공능방진화경건측시.
